第８章 CPU的结构和功能
8.1 CPU 的结构
一、 CPU 的功能
1. 控制器的功能
取指令 指令控制
分析指令 操作控制
执行指令，发出各种操作命令 时间控制
控制程序输入及结果的输出总线管理 处理中断
处理异常情况和特殊请求 数据加工
2. 运算器的功能
实现算术运算和逻辑运算
二、CPU 结构框图
1. CPU 与系统总线
三、 CPU 的寄存器
1. 用户可见寄存器
(1) 通用寄存器
存放操作数
可作 某种寻址方式所需的 专用寄存器
(2) 数据寄存器
存放操作数（满足各种数据类型）
两个寄存器拼接存放双倍字长数据
(3) 地址寄存器
存放地址，其位数应满足最大的地址范围
用于特殊的寻址方式 段基值 栈指针
(4) 条件码寄存器
存放条件码，可作程序分支的依据
如 正、负、零、溢出、进位等
2. 控制和状态寄存器
(1) 控制寄存器
PC ==> MAR ==> M ==> MDR ==> IR
控制 CPU 操作
其中 MAR、MDR、IR 用户不可见
PC 用户可见
(2) 状态寄存器
状态寄存器 存放条件码
PSW寄存器 存放程序状态字
四、 控制单元 CU 和中断系统
1. CU 产生全部指令的微操作命令序列
组合逻辑设计 微程序设计
硬连线逻辑 存储逻辑
2. 中断系统
参见 8.4 节
五、ALU
参见 第６章
8.2 指令周期
一、 指令周期的基本概念
1 . 指令周期
取出并执行一条指令所需的全部时间
2. 每条指令的指令周期不同
4. 带有中断周期的指令周期
6. CPU 工作周期的标志
CPU 访存有四种性质
取 指令 取指周期
取 地址 间址周期
存 取操作数或结果 执行周期
存 程序断点 中断周期
2. 间址周期数据流
8.3 指令流水
一、如何提高机器速度
1. 提高访存速度
高速芯片
Cache
多体并行
2. 提高 I/O 和主机之间的传送速度
中断
DMA
多总线
通道
I/O 处理机
3. 提高运算器速度
高速芯片
改进算法
快速进位链
提高整机处理能力
高速器件
改进系统结构 ，开发系统的并行性
二、系统的并行性
1. 并行的概念
取指令 取指令部件 完成 总有一个部件 空闲
执行指令 执行指令部件 完成
2. 指令的二级流水
(2) 条件转移指令 对指令流水的影响
必须等 上条 指令执行结束，才能确定 下条 指令的地址，造成时间损失
4. 指令的六级流水
解决办法：
- 停顿
- 指令存储器和数据存储器分开
- 指令预取技术（适用于访存周期短的情况）
2. 数据相关
不同指令因重叠操作，可能改变操作数的 读/写 访问顺序
- 写后读相关（RAW）
- 读后写相关（WAR）
- 写后写相关（WAW）
解决办法：
- 后推法
- 采用 旁路技术
3. 控制相关
由转移指令引起
)]
四、流水线性能
1. 吞吐率
单位时间内流水线所完成指令或输出结果的数量
- 最大吞吐率
- 实际吞吐率
2. 加速比
m 段的 流水线的速度与等功能的非流水线的速度之比
3. 效率
流水线中各功能段的 利用率
由于流水线有 建立时间 和 排空时间
因此各功能段的 设备不可能一直 处于 工作 状态
2. 超流水线技术
-
在 一个时钟周期内再分段 （ 3 段）
在一个时钟周期内一个功能部件使用多次（ 3 次） -
不能调整指令的执行顺序
靠编译程序解决优化问题
六、流水线结构
1. 指令流水线结构
完成一条指令分 6 段， 每段需一个时钟周期
分段原则每段操作时间尽量 一致
8.4 中断系统
一、概述
1. 引起中断的各种因素
(1) 人为设置的中断
如 转管指令
INTR 分散 在各个中断源的 接口电路中
INTR 集中 在 CPU 的中断系统 内2. 中断判优逻辑
(1) 硬件实现（排队器）
-
分散 在各个中断源的 接口电路中 链式排队器
-
集中 在 CPU 内
(2) 软件实现（程序查询）
2. 软件查询法
3. 中断隐指令
(1) 保护程序断点
断点存于特定地址（ 0 号地址） 内断点进栈
(2) 寻找服务程序入口地址
向量地址 ==> PC（硬件向量法）
中断识别程序入口地址M ==> PC（软件查询法）(3) 硬件关中断
INT 中断标记
EINT 允许中断
R – S 触发器
六、多重中断
1. 多重中断的概念
3. 屏蔽技术
(1) 屏蔽触发器的作用
4. 多重中断的断点保护
(1) 断点进栈 中断隐指令 完成
(2) 断点存入“ 0 ” 地址 中断隐指令 完成
(3) 程序断点存入 “ 0 ” 地址的断点保护
来源：woyaottk
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