verilog 移位寄存器与流水灯

用Verilog写一个简单的多功能移位寄存器，并在移位寄存器的基础上进行修改，利用移位功能形成流水灯的效果
基本的功能如下：

第一种改进后主要文件Virtual_Lab_Top.v中的代码：

第二种改进：
把第一种改进的代码中的 wire C = BUTTON[1]; 这条语句删掉，然后把 always @ (posedge C or posedge R) 语句中的C改成CLOCK。我们要接入内部时钟，所以要先把按键时钟删掉。
加入分频器文件clock_divider.v，采用的是偶分频方法。一般板子的晶振频率太高，所以要将原有时钟频率分频降低，常见板子的晶振频率为50MHz，以这个频率为标准，在工程中的JuLabPocket_TOP.v文件中，将直接接入原频率的语句 wire CLOCK = CLOCK_50; 删去，然后在该文件合适处加入下列语句

这样调用了分频器给时钟信号变量接入分频后的频率，如果流水灯移位的速度还是太快，可以把参数RATIO调大，太慢就调小，建议直接在后面加一个0或减一个0或着减半

完整的工程文件我已经上传到CSDN了，可以去我的主页查看并下载完整的工程文件进行使用,压缩包中有三个文件夹，对应三个版本的完整工程文件，基础版本的是shifter文件夹，第一种改进的是led文件夹，第二种改进的是CLOCK & led文件夹，若CLOCK & led文件夹的工程文件不能在Quartus II中正常打开，则把文件夹名中的&符号删掉再打开即可
前两种版本的工程内包含文件如下图，第三种的多了一个clock_divider.v：

以上为基础版本，第一种改进版本删去数码管，第二种改进版本删去clock时钟对应的按键
X输入数据，f1、f0是输入控制位F的高位和地位，数码管表示选择器的结果，enable开关置1则使能，置0则不使能，重置按键重置显示结果，按键时钟按下即代表时钟信号来临一次

注意：接入内部时钟的时候虚拟实验板由于软件的接收静态数据原因可能显示不出来流水灯的自动移位动态效果，但实际板子上会有效果显示出来，实际板子上分配的led灯真的会有流水灯的自动移位动态效果，如果是使用实际的实验板可以观察实验板

来源：qq_21456825