Altium Designer——usb信号线布线注意的问题——应使用差分布线

Altium Designer——USB信号线布线经验教训——应使用差分布线

前言

通用串行总线（英语：Universal Serial Bus，缩写：USB）是一种快速、双向、同步传输、廉价、方便使用的可热拔插的串行接口。由于数据传输快，接口方便，支持热插拔等优点使，被广泛地应用于个人计算机和移动设备等信息通讯产品。

但对于我这种还在学习的硬件新手来说，在USB应用中遇到了很多困扰，之前画的一个usb的PCB板装配完之后USB接口出现各种问题。比如通讯不稳定或是时不时莫名其妙出现电磁干扰，但是一直都未找到干扰的来源，检查原理图和焊接都无问题，这个时候我就怀疑也许是PCB设计不合理。

查资料得知，USB协议定义由两根差分信号线（D+、D-）传输数字信号，若要USB设备工作稳定差分信号线就必须严格按照差分信号的规则来布局布线。而我之前完全不知道这回事，就只是把线连通就完事了。经过这次教训才知道PCB布线不是简单的把各条线布通就行了，对于有一定要求的信号线来说，要考虑很多方面的因素，比如线宽引起的阻抗变化，信号完整性，数字电路与模拟电路混合时共地的处理，电源与地线之间布线的处理，布线拐角的处理，阻抗匹配问题，去耦电容的数量等。网上一查“PCB布线要注意的问题”就看到了很多注意事项。

什么是差分信号/h2>

何为差分信号俗地说，就是驱动端发送两个等值、反相的信号，接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。

差分传输是一种信号传输的技术，区别于传统的一根信号线一根地线的做法，差分传输在这两根线上都传输信号，这两个信号的振幅相同，相位相反。在这两根线上的传输的信号就是差分信号。信号接收端比较这两个电压的差值来判断发送端发送的逻辑状态。 在电路板上，差分走线必须是等长、等宽、紧密靠近、且在同一层面的两根线。

一般类型有： USB、以太网、PCIE、SATA、RS485、RS422、HDMI、LVDS

常用对有：+/- PM/PN TXN/TXP

差分信号与单端走线的比较

差分信号与传统的一根信号线一根地线（即单端信号）走线的做法相比，其优缺点分别是：

优点：

• 抗干扰能力强。干扰噪声一般会等值、同时的被加载到两根信号线上，而其差值为0，即噪声对信号的逻辑意义不产生影响。
• 能有效抑制电磁干扰（EMI）。由于两根线靠得很近且信号幅值相等，这两根线与地线之间的耦合电磁场的幅值也相等，同时他们的信号极性相反，其电磁场将相互抵消。因此对外界的电磁干扰也小。
• 时序定位准确。差分信号的接收端是两根线上的信号幅值之差发生正负跳变的点，作为判断逻辑0/1跳变的点的。而普通单端信号以阈值电压作为信号逻辑0/1的跳变点，受阈值电压与信号幅值电压之比的影响较大，不适合低幅度的信号。

缺点：

• 若电路板的面积非常吃紧，单端信号可以只有一根信号线，地线走地平面，而差分信号一定要走两根等长、等宽、紧密靠近、且在同一层面的线。这样的情况常常发生在芯片的管脚间距很小，以至于只能穿过一根走线的情况下。

USB2.0接口差分信号线布线设计

USB2.0协议定义由两根差分信号线(D 、D-)传输高速数字信号，最高的传输速率为480 Mbps。差分信号线上的差分电压为400mV，理想的差分阻抗(Zdiff)为90(1±O．1)Ω。在设计PCB 板时，控制差分信号线的差分阻抗对高速数字信号的完整性是非常重要的，因为差分阻抗影响差分信号的眼图、信号带宽、信号抖动和信号线上的干扰电压。由于不同软件测量存在一定偏差，所以一般我们都是要求控制在80Ω至100Ω间。

差分线由两根平行绘制在PCB 板表层(顶层或底层)发生边缘耦合效应的微带线(Microstrip)组成的，其阻抗由两根微带线的阻抗及其和决定，而微带线的阻抗(Zo)由微带线线宽(W)、微带线走线的铜皮厚度(T)、微带线到最近参考平面的距离(H)以及PCB 板材料的介电常数(Er)决定，其计算公式为：Zo={87/sqrt(Er 1.41)]}ln[5.98H/(0.8WT)]。影响差分线阻抗的主要参数为微带线阻抗和两根微带线的线间距(S)。当两根微带线的线间距增加时，差分线的耦合效应减弱，差分阻抗增大；线间距减少时，差分线的耦合效应增强，差分阻抗减小。差分线阻抗的计算公式为：Zdiff=2Zo（1-0.48exp(-0.96S/H))。微带线和差分线的计算公式在O．1

为了获得比较理想的信号质量和传输特性，高速USB2.0设备要求PCB板的叠层数至少为4层，可以选择的叠层方案为：顶层(信号层)、地层、电源层和底层(信号层)。不推荐在中间层走信号线，以免分割地层和电源层的完整性。普通PCB 板的板厚为1.6 mm，信号层上的差分线到最近参考平面的距离H大约为11mil，走线的铜皮厚度T大约为O.65mil，填充材料一般为FR-4，介电常数Er为4.2。在H、T 和Er已确定的条件下，由差分线2D阻抗模型以及微带线和差分线阻抗计算公式可以得到合适的线宽W和线间距S。当W=16mil，S=7mil 时，Zdiff=87Ω。但通过上述公式来推导合适的走线尺寸的计算过程比较复杂，借助PCB 阻抗控制设计软件Polar 可以很方便的得到合适的结果，由Polar可以得到当W=11mil，S=5mil时，Zdiff=92.2Ω。

在绘制USB2.0设备接口差分线时，应注意以下几点要求：

1、USB2.0芯片放置在离地层最近的信号层，并尽量靠近USB插座，缩短差分线走线距离。
2、差分线上不应加磁珠或者电容等滤波措施，否则会严重影响差分线的阻抗。
3、如果USB2.0接口芯片需串联端电阻或者D线接上拉电阻时，务必将这些电阻尽可能的靠近芯片放置。
4、将USB2.0差分信号线布在离地层最近的信号层。
5、优先绘制差分线，在绘制PCB板上其他信号线之前，应完成USB2.0差分线和其他差分线的布线。
6、保持USB2.0差分线下端地层完整性，如果分割差分线下端的地层，会造成差分线阻抗的不连续性，并会增加外部噪声对差分线的影响。
7、在USB2.0差分线的布线过程中，应避免在差分线上放置过孔(via)，过孔会造成差分线阻抗失调。如果必须要通过放置过孔才能完成差分线的布线，那么应尽量使用小尺寸的过孔，并且上下或者左右对称摆放，并保持USB2.0差分线在一个信号层上。
8、保证差分线的线间距在走线过程中的一致性，使用Cadence绘图时可以用shove保证，但在使用Protel 绘图时要特别注意。如果在走线过程中差分线的间距发生改变，会造成差分线阻抗的不连续性。
9、对称平行走线，这样能保证两根线紧耦合，使用45°弯角或圆弧弯角来代替90°弯角，并尽量在差分线周围的150mil 范围内不要走其他的信号线，特别是边沿比较陡峭的数字信号线更加要注意其走线不能影响USB差分线。
10、差分线要尽量等长，如果两根线长度相差较大时，可以绘制蛇行线增加短线长度。
11、由于管脚分布、过孔、以及走线空间等因素存在使得差分线长易不匹配，而线长一旦不匹配，时序会发生偏移，还会引入共模干扰，降低信号质量。所以，相应的要对差分对不匹配的情况作出补偿，使其线长匹配，长度差通常控制在5mil以内，补偿原则是哪里出现长度差补偿哪里。
12、为了减少串扰，在空间允许的情况下，其他信号网络及地离差分线的间距至少20mil(20mil是经验值)，覆地与差分线的距离过近将对差分线的阻抗产生影响。

USB2.0总线接口端电源线和地线设计

USB接口有5个端点，分别为：USB 电源(VBUS)、D-、D+、信号地(GND)和保护地(SHIELD)。除了D+、D-差分信号设计，USB总线电源、信号地和保护地的设计对USB系统的正常工作同样重要。

USB电源线电压为5V，提供的最大电流为500mA，应将电源线布置在靠近电源层的信号层上，而不是布置在与USB差分线所在的相同层上，线宽应在30mil以上，以减少它对差分信号线的干扰。现在很多厂家的USB从控制芯片工作电压为3.3V，当其工作在总线供电模式时，需要3.3-5V的电源转换芯片，电源转换芯片的输出端应尽量靠近USB芯片的电压输入端，并且电源转换芯片的输入和输出端都应加大容量电容并联小容量电容进行滤波。当USB从控制芯片工作在自供电的模式时，USB电源线可以串联一个大电阻接到地。

USB接口的信号地应与PCB板上的信号地接触良好，保护地可以放置在PCB 板的任何一层上，它和信号地分割开，两个地之间可以用一个大电阻并联一个耐压值较高的电容，保护地和信号地之间的间距不应小于25mil，以减少两个地之间的边缘耦合作用。保护地不要大面积覆铜，一根100mli宽度的铜箔线就已能满足保护地的功能需要了。

在绘制USB电源线、信号地和保护地时，应注意以下几点：

1、USB插座的1、2、3、4 脚应在信号地的包围范围内，而不是在保护地的包围范围内。
2、USB差分信号线和其他信号线在走线的时候不应与保护地层出现交叠。
3、电源层和信号地层在覆铜的时候要注意不应与保护地层出现交叠。
4、电源层要比信号地层内缩20D，D 为电源层与信号地层之间的距离。
5、如果差分线所在层的信号地需要大面积覆铜，注意信号地与差分线之间要保证35mil以上的间距，以免覆铜后降低差分线的阻抗。
6、在其他信号层可以放置一些具有信号地属性的过孔，增加信号地的连接性，缩短信号电流回流路径。
7、在USB总线的电源线和PCB板的电源线上，可以加磁珠增加电源的抗干扰能力。

USB2.0其他信号的拓扑结构设计

USB2.0提供高达480Mbps的传输速率，因此芯片需要外接一个较高频率的晶振，例如Cypress公司的CY7C68013需要外接1个24MHz的晶振。晶振应尽量靠近USB芯片的时钟输入脚，时钟线不能跨越USB2.0的差分线，晶振下不要布置任何信号线，并且在时钟线周围应覆有完整的信号地，以降低时钟线对其他信号线的干扰，特别是对差分线的干扰。在绘制USB芯片与其他芯片相连的数据线时，应保证线间距不小于8mil。
按EMC、EMI原理和信号完整性要求设计的USB2.0设备PCB板，传输速率可以达到300Mbps以上。高速数字信号传输PCB板设计是一个比较复杂的领域，对设计人员的要求比较高，设计周期也比较长。

一些 差分线的 线距 和 线宽

• USB布线规则。要求USB信号差分走线，线宽10mil，线距6mil，地线和信号线距6mil;

• LVDS布线规则。要求LVDS信号差分走线，线宽7mil，线距6mil，目的是控制HDMI的差分信号对阻抗为100±15%欧姆;

• HDMI布线规则。要求HDMI信号差分走线，线宽10mil，线距6mil，每两组HDMI差分信号对的间距超过20mil;

• DDR布线规则。DDR1走线要求信号尽量不走过孔，信号线等宽，线与线等距，走线必须满足2W原则，以减少信号间的串扰，对DDR2及以上的高速器件，还要求高频数据走线等长，以保证信号的阻抗匹配。保持信号传输的完整性，防止由于地线分割引起的“地弹现象”。

参考资料

1、usb2.0及其它差分线布线时注意的问题 – Asen_1995的博客 – CSDN博客

2、PCB layout之USB差分走线布线经验教训_百度文库

3、PCB布局布线的100个基本问题解答-电子发烧友网

4、PCB布板布线该注意什么_百度经验

5、高速pcb 布线：USB 2.0 走线要点 – gtkknd的专栏 – CSDN博客

6、一些 差分线的 线距 和 线宽 – gtkknd的专栏 – CSDN博客

7、USB2.0接口差分信号线设计 – gtkknd的专栏 – CSDN博客

8、Altium Designer – 精心总结 – 不积跬步，无以至千里 – CSDN博客

9、Altium Designer – 差分布线和阻抗匹配

10、Altium Designer – PCB 叠层设计 – 不积跬步，无以至千里 – CSDN博客

11、Altium Designer 蛇行 等长 布线 – Thirol – CSDN博客

12、利用Protel (Altium Designer)进行差分线布线_图文_百度文库

13、USB HUB 4层板经典布局-三格通信-CSDN下载

14、PCB布线如果不考虑空间闲置，走线越粗越好吗- 知乎

15、{USB 2.0 板载设计及布线指南 (Rev. A)}(http://www.ti.com.cn/cn/lit/an/zhca059a/zhca059a.pdf)

来源：唐传林