关于晶振的问题库
最后编辑于: 2020-06-11 15:15 |
分类:电子 |
标签:晶振
|
浏览数:305 |
评论数:0
本文来源与网络, 但源地址已不可访问。
晶振选型时的问题库
稳定度、准确度、长期稳定度的主要区别是什么/p>
通常人们说的稳定度指的是温度稳定度，因为温度稳定度是衡量晶振短期稳定性的最主要的指标。
准确度指的是在常温环境下晶振的输出频率fx和中心标称频率f0比较。公式如下：准确度 = (fx – f0) / f0。 影响准确度的主要因素有晶振出厂准确度、温度漂移、电压特性、负载特性、老化漂移等。
长期稳定度指的是年老化率、10年老化率。
Clipped Sine Wave
削顶正弦波(Clipped Sine Wave)相比方波的谐波分量少很多，但驱动能力较弱，在负载10K/10PF时Vp-p为0.8Vmin。通常为SMD 7050、5032、3225使用的波形。
Sine Wave
通常晶振正弦波输出的负载阻抗为50欧姆，衡量正弦波的主要指标为功率、Vp-p值，其对应关系如下：
下为常用数据列表(负载阻抗为50欧姆)
dBm
Vp-p
mW
0
0.64
1.0
3
0.91
2.0
5
1.13
3.2
7
1.41
5.0
10
2.01
10
13
2.83
20
LVDS(Low Voltage Differential Signal)
差分对输入输出，内部有一个恒流源3.5-4mA，在差分线上改变方向和1来表示0。通过外部的100欧匹配电阻(并在差分线上靠近接收端)转换为±350mV的差分电平。
LVDS使用注意：可以达到600MHz以上，PCB要求较高，差分线要求严格等长，差最好不超过10mil(0.25mm)。100欧电阻离接收端距离不能超过500mil，最好控制在300mil以内。
LVDS的应用模式可以有四种形式：
单向点对点(point to point)。
双向点对点(point to point)
能通过一对双绞线实现双向的半双工通信。
多分支形式(multidrop)，
即一个驱动器连接多个接收器。当有相同的数据要传给多个负载时，可以采用这种应用形式。
多点结构(multipoint)。
此时多点总线支持多个驱动器，也可以采用BLVDS驱动器。它可以提供双向的半双工通信，但是在任一时刻，只能有一个驱动器工作。因而发送的优先权和总线的仲裁协议都需要依据不同的应用场合，选用不同的软件协议和硬件方案。
ECL(Emitter Couple Logic)
ECL电路的特点：基本门电路工作在非饱和状态，ECL电路具有相当高的速度，平均延迟时间可达几个毫微秒甚至亚毫微秒数量级。
ECL电路的逻辑摆幅较小(仅约 0.8V，而TTL的逻辑摆幅约为2.0V)，当电路从一种状态过渡到另一种状态时，对寄生电容的充放电时间将减少，这是 ECL电路具有高开关速度的重要原因。但逻辑摆幅小，对抗干扰能力不利。
ECL电路具有 很高的输入阻抗 和 低的输出阻抗。
Vcc=0V；Vee：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。
ECL电路速度快，驱动能力强，噪声小，很容易达到几百MHz的应用，但是功耗大，需要负电源。为简化电源，出现了PECL(ECL结构，改用正电压供电)和LVPECL。
PECL (Pseudo/Positive ECL)
Vcc=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64V
LVPECL
Vcc=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94V
ECL、PECL、LVPECL使用注意：不同电平不能直接驱动。中间可用交流耦合、电阻网络或专用芯片进行转换。
以上三种均为射随输出结构，必须有电阻拉到一个直流偏置电压。(如多用于时钟的LVPECL：直流匹配时用130欧上拉，同时用82欧下拉；交流匹配时用82欧上拉，同时用130欧下拉。但两种方式工作后直流电平都在1.95V左右。)
CMOS
Vcc：5V；VOH>=4.45V；VOL=3.5V；VIL
注：CMOS相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。对应3.3V LVTTL，出现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。
HCMOS
HCMOS-全静态设计、高速互补金属氧化物半导体*工艺，CMOS-互补金属氧化物半导体。CMOS将被HCMOS所替代。
2.5V LVCMOS
Vcc：2.5V；VOH>=2V；VOL=1.7V；VIL
CMOS使用时应注意：CMOS结构内部寄生有可控硅结构，当输入或输入管脚高于VCC一定值时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。
3.3V LVCMOS
Vcc：3.3V；VOH>=3.2V；VOL=2.0V；VIL
TTL(Transistor-Transistor Logic)
Vcc：5V；VOH>=2.4V；VOL=2V；VIL
因为2.4V与5V之间有很大空闲，对改善噪声容限没好处，会增大系统功耗，并影响速度，所以后来出现LVTTL(Low Voltage TTL)。在晶振产品中，LVTTL分为3.3V、2.5V，其中以3.3V为主。
2.5V LVTTL
Vcc：2.5V；VOH>=2.0V；VOL=1.7V；VIL
使用TTL电平时输出过冲会比较严重
3.3V LVTTL
Vcc：3.3V；VOH>=2.4V；VOL=2V；VIL
(LV)TTL、(H)CMOS、(P)ECL、LVDS、(Clipped)Sine Wave几种波形的主要区别是什么/p>
这几种波形都是目前行业常用的波形。通常，方波输出功率大，驱动能力强，但谐波分量丰富；正弦波输出功率不如方波，但其谐波分量小很多。
设计时晶振的问题库
抖动与相噪有什么关系/p>
相位噪声和抖动是对同一种现象的两种不同的定量方式(描述)。
抖动是一个时域概念，单位是pS或fS。
相位噪声是频率域的概念，相位噪声是用偏移频率fm处1Hz带宽内的矩形的面积, 与整个功率谱曲线下包含的面积之比表示的，单位为-dBC/Hz。
OCXO的电压参考端的作用是什么/p>
通常时钟板上需要一个高精密的电压基准，解决的办法可以在时钟设计上增加一个高精密的电压基准芯片，但这样会带来时钟成本的上升。
另外的解决办法可以从OCXO的电压参考端获得电压基准。由于OCXO通常是将电压基准放置在温度最恒定的地方，而且OCXO的恒温槽的控温精度通常为0.1℃，这样无形进一步减小了电压基准对温度变化的敏感程度。所以推荐采取OCXO电压参考端作为时钟的电压基准。
需要注意的是OCXO电压参考端的负载电流应该小于1mA。
压控纹波是否会影响晶振的稳定性
如果晶振压控电压发生改变，晶振的频率必然也随之变化。当干扰信号过大时会带来晶振抖动或相噪恶化，甚至发生频率改变。通常在晶振内部压控端设计了频响大于2KHZ的低通滤波环/回路以减小压控端外来纹波的干扰。
如晶振工作环境存在较强外部干扰时，也可以在压控端外部增加低通滤波器。
晶振供电源系统设计应该注意哪些事项/p>
在晶振的电源输入端跨接一个10～100uF的钽电容或陶瓷电容，供电电压越低或供电PCB走线越细，电容的容值应相应增大以降低将纹波干扰。
除此之外，在晶振的电源输入端还应该跨接一个0.01uF的陶瓷去耦电容，推荐采取”同层相连”的方法，切不可通过过孔在电源层和地线层相连。
对于OCXO产品还应该注意供电系统的功率需大于OCXO的启动功率并有一定的余量。
时钟系统PCB排版应该注意哪些事项/p>
从PCB布线上考虑，基本原则如下：
输入线和输出线避免相邻平行，以免产生反射干扰。
多考虑电源和地线产生的噪音干扰：加去耦电容；加宽电源和地线。线宽符合地线＞电源线＞信号线规则，并采用大面积铜层做地线。
考虑信号串扰，远离地线，移开串扰信号或屏蔽被干扰的信号。
尽量保证地层的完整性。
从布局上考虑
晶振尽量焊在PCB上，少用插座方式。
高频信号线尽可能远离敏感的模拟电路器件。
数字地与模拟地由一点短接或通过外界接口相连(如插座)。
晶振在设备放置在什么位置最好/p>
由于影响晶振短期稳定性的主要因素是温度变化，在设计通盘布局的考虑下，尽量避免将晶振靠近机箱外壳或靠近温变较大的部件如风扇，还应该远离大功率射频器件如射频功放。
在振动或存在加速度变化的环境下，还应该考虑晶振的受力，确保应力分布均匀，并采取有效缓冲等减振措施。
电源纹波是否会对晶振产生影响/p>
通常, 晶振对电源的纹波和噪声的要求, 小于输出电压的1%, 由于晶振内部有高精密电压基准, 其纹波抑制、负载调整率都非常优良，精度可以达到3ppm/℃。电源系统1%以内的纹波对晶振的干扰可以忽略。
晶振测试与使用中的主要问题
晶振频率输出为什么时有时无或频率发生跳变/p>
有如下几种情况会导致此情况：
晶振供电系统存在问题。
晶振输出端与其他走线距离过近，存在短路的可能。
晶振存在假焊的可能。
晶体在生产过程中存在污染、电极银层不牢，导电胶开裂等工艺问题或水晶材料有问题。
晶体DLD(激励)过大会导致晶体出现”休眠”(停振)的现象, 当晶体的外界发生改变时, 如温度改变、振动、重新通断电等, 晶体又可以重新振荡。
SC-CUT晶体由于B模的振幅超过C模，所以在SC-CUT晶体的OCXO振荡回路必须增加B模抑制电路，如果抑制电路参数设置不合理，OCXO将输出B模的频率。B模的频率通常是C模的1.08倍，如10MHZ OCXO的输出频率变成10.8MHz时就是B模抑制参数不合理。
需要注意的是：如果B模抑制电路参数设计不合理，B模现象是随机发生的，晶振再次通电时，很有可能又恢复正常。
测试仪表的精度应该考虑哪些因素/p>
由于晶振是一个高稳定和低噪声的优质信号源，
在测试晶振的稳定性指标如温度稳定度、电源特性、负载特性时，考虑日波动的因素，(我们)推荐选择温度稳定度指标比被测晶振高一个量级的晶振，或原子钟作为参考信号；
在测试准确度指标时，推荐选择准确度比被测晶振高一个量级的晶振，或原子钟作为参考信号。
在测试相噪指标时，参考源的相噪建议比被测晶振低-5dBc/Hz以上，且相噪测试仪表的底噪应该比被测晶振低-10dBc/Hz以上。
一些测量仪表是内置高稳OCXO作为参考信号，建议在测量前先预热24小时以上。
需要特别注意的是：对于OCXO产品，由于存在开机特性的因素，在测试OCXO的温度稳定性、电源特性、短稳等精密指标时，OCXO需通电24小时以上以免出现测试误差。
相关资源：晶体学查看软件_晶体结构查询-软件测试其他资源-CSDN文库
来源：weixin_39837124
声明：本站部分文章及图片转载于互联网，内容版权归原作者所有，如本站任何资料有侵权请您尽早请联系jinwei@zod.com.cn进行处理,非常感谢！