[原创]Cadence软件使用记录8_Allegro绘制PCB菜鸟初成

先对前述文章做个补充：
有的接插件是有机械孔的，这个mechanical hole有讲究，字不重要看图：

零零散散的要点：

1. 当发现元件封装画错了怎么办br> 打开元件封装，重画。然后
   

   
   选择你想要的更新的元件封装，单击左下角的refresh按钮就行了（前提是你待更新的元件在当前PCB中未被fix，如果被fix了，那就unfix解除之后再更新）

2. 在内电层分割的时候，如何高效操作br> 先把地相关的NET高亮起来，比如PCB包含AGND和DGND两种地，分别着不同的色就好了。先单击刷子，再选个颜色
   

   
   另外，不要怪allegro颜色暗淡，是因为你没有调光，如下图：
   
   只不过需要你指定一下，net name，软件自己不去体会的。

3. 画了多个几何图形，也叫shape，如何合并br>

   
   明明FILL重叠了为什么也不避让br>
   有的教材建议先动态，然而逐个把动态铜转换成静态铜
   我的建议：
   直接开smooth，动态铜绘图，一了百了
   
   首先保证，全部是0.不是过reports找，比如：
   
   DRC还要看哪些实在之前的博客中已经提到CM，即constrain manager。这里就是部分的DRC约束，所以，要设置查看DRC，也来CM里。
   
   Design Modes(Package）
   Electrical Options、
   Electrical Modes、
   Physical Modes、
   Spacing Modes、
   Same net Spacing Modes、
   SMD Pin Modes、
   Custom Measurement Modese

   这些都要在ON这个栏位全部都选中
   勾选On-line DRC，
   OK开始更新DRC。

   UPDATE DRC的方法：在菜单栏中执行：Tools–Dtabase check如下图

   log信息报告无DRC错误

   
   更新一下DRC看看
   

   怎么查看错误呢/p>

   1. 看DRC的字母代号，对号入座，待会给个表
      比如这里的PL，是说Pin跟Line太近了

   2. 生成report挨个对，其实还不如quick report，一个个看也挺好。（从UI看reports直接粗暴循环调用了quick report）
      建议的几个report：Daling lines、via and antenna Report、Unconnected Pins Report、Unplaced Components Report、Design Rules Check(DRC) Report等等
      

      
      
      
      

      好了，到这里重要的部分已经讲完，现在按部就班走流程吧：

      丝印处理

      最多的问题，丝印层和装配层干嘛的/p>

      先从封装制作谈起：我们画封装会指定物理图形层、丝印层和装配层，都在package geometry中，分别是place bound、silkscreen 和assembly。
      

      
      必然需要勾选Text的，因为你改的就是它
      
      正确的如下：
      
      关于字体的设置，如下图，不赘述
      
      ADD->TEXT，写错了，想改DIT->TEXT
      
      没毛病啊，怎么会这么多天线：
      原来是我用过孔代替埋孔，这就导致天线报错：

      看看官方报告策略：
      Report methodology:

      • Dangling lines have at least one end not connected.
      • Dangling vias have one or no connection
        • Plus are not a test, thieving or netshort property via.
      • Antenna vias do not have connections on their start and end layers.
        • Plus they are not a thieving vias.
        • Optionally, VOLTAGE nets, testvias and through vias can be suppressed with
          the environment variable report_antennavia.
        • Section may be suppressed by variable report_noantennavia.
      • Not part of the current partition.
      • To suppress items in dangle report add the OK_DANGLE property to the via
        or connect line.

      翻译翻译：
      如果一个多层板的VIA ，没有任何连接或者只有一层有连线，判断为Dangling Vias(悬挂的过孔)
      以四层板为例，如果信号只是从第2层连到第4层，则判断为: Antenna Vias （天线过孔）
      原因为VIA所在第一层没任何连接，则为Antenna

      如果信号从第1层连到第4层，则不报错

      我的问题就是VIA剩一段没用，当然就被当做天线了
      怎么办管它，这不是问题

      tools->quick reports->unconnected pins report
      只有显示0，才算全联通

      tools->quick reports->design rules check（drc） report
      

      

      下面还有钻孔和光绘，今天就写到这里吧

      来源：江东风又起

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