首先，感谢MOOC华中科技大学谭志虎老师的计算机硬件设计课程！这套课程学习下来,帮助我理解了当时学习数字逻辑课程中存在的许多困惑！！
硬件菜鸡一枚，本人硬件课程设计遇到的，特此记录下来，作为自己的学习记录，同时希望给还在挠头的同学一点参考，起到抛砖引玉的效果。废话少说！！正文来了！！！！
第一步：先在logisim这个软件中用画电路原理图的方式，来看看它的电路原理图是啥样的吧！
测试结果:如上面的测试结果图，按下倒计时的mode1，倒计时就开始了。当到0000时，自动停止。
第三步：将60秒倒计时用Verilog HDL硬件描述语言进行描述
第四步：将上的倒计时电路下载到DE2-70开发板上
给60秒倒计时电路，接上数码管驱动模块，分配好引脚，下载到板子上就可以了，倒计时的Verilog HDL顶层模块图
原理图中，引脚分配情况
到此结束！！！！！
来源：TATYBOY
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